說起半導體技術發展，總是離不開「摩爾定律」：由英特爾創始人之一的 Gordon Moore 高登摩爾提出的，這定律是指，價格不變的情況下，積體電路上可容納的電晶體數目，約每隔兩年便會增加一倍，效能也會增加一倍。

摩爾提出定律後，半導體產業一向堅持以 18 個月為週期，升級半導體的奈米製程，而外界普遍盛行摩爾定律將淘汰的輿論下，台積電 (2330-TW)(TSM-US) 則相當盡心盡力的履行這一步調。

3 奈米製程技術就定位

據《EE Times》報導，台積電正朝 3 奈米製程、封裝技術進步和特殊模組應用發展。今年第 25 屆的北美技術研討會上，台積電指出，目前正研究開發 3 奈米製程和 2 奈米製程等技術。

半導體晶片製程經常使用所謂的幾 nm，指的是積體電路電晶體柵極的寬度，也稱為柵長。柵長越短，就可在相同大小的矽片上整合更多電晶體。

台積電研究發展 / 技術發展資深副總經理米玉傑 (Y.J. Mii) 表示，硫化物和硒化物的 2D 材料，具有良好的性能，因為溝道厚度每低於 1nm，可以提供比 7nm 柵極長度更高的驅動電流。

封裝技術的進步

去年，台積電宣布推出封裝技術 Wafer-on-Wafer(WoW)，透過 TSV 矽穿孔技術，實現真正的 3D 封装，而這項封装技術，主要也會用在未来的 7nm 及 5nm 製程。

在封裝方面，有關其最新選項的新細節。 WoW 適用於相同尺寸的兩個晶片晶圓體，而 SoIC 則可堆疊多個不同尺寸的晶片晶圓體。兩者都專攻高性能計算系統，不過仍在開發中，預計到 2021 年才會出現實質的商業產品。

與此同時，台積電今年也正在擴展其 2.5D CoWoS 技術 (Chip on Wafer on Substrate)，以支援比光罩 (reticle) 大兩倍的基板。

CoWos 技術，是將邏輯晶片和 DRAM 放在矽中介層（interposer）上，然後封裝在基板上之技術。

台積電也報告，為嵌入式存儲器，圖像傳感器，MEMS 和其他組件提供的七種不同專業流程的進展。

至於 5G 手機，台積電表示，正在優化，用於毫米波 (mmWave) 前端模組的 28 至 22 奈米。

台積電營運兼晶圓廠營運資深副總經理王建光表示，今年公司計劃在資本支出上，投入約 105 億美元，將產能略增至 2%，達每年約 1200 萬片 12 吋晶圓。

Tirias Research 的分析師 Kevin Krewell 更表示：「這對台積電來說，是一個相當穩扎穩打的未來發展路線，值得注意的是，台積電和三星都已提升極紫外光刻機 (EUV) 並領先於英特爾。」