隨著全球 AI 算力競賽進入白熱化，資料傳輸的頻寬與能耗已成為技術發展瓶頸。為應對次世代高效能運算 (HPC) 需求，台積電 (TSM-US)(2330-TW) 正加速佈局矽光子 (Silicon Photonics) 與共封裝光學 (CPO) 技術。

根據最新市場資訊，台積電的光子積體電路 (PIC) 產能規畫已進入「三級跳」階段，預計月產能將從目前的 500 片，在三年內擴容逾 30 倍，於 2028 年達到至少 2.5 萬片的規模，為 CPO 供應鏈開啟放量視窗。

2026 年進入爆發期

券商指出，台積電的 PIC 產能擴張路徑清晰：2026 年第二季將先拉升至 1 萬片，第四季增至 1.5 萬片，最終在 2028 年突破 2.5 萬片。以此推算，年化 PIC 產出將從目前的 400 萬顆飆升至近 1.94 億顆，對應的實際光引擎 (Light Engine) 年出貨量估計可達 4,860 萬顆。

在客戶端，2026 至 2027 年將由輝達 (NVDA-US)、博通 (AVGO-US) 及 AMD(AMD-US) 等頭部客戶率先採用台積電的 COUPE 平台，主要應用於高頻寬、低功耗的 AI GPU 與資料中心交換器。隨後，聯發科、Marvell 及 Ayar Labs 等公司也預計於 2028 年接棒加入量產平台，象徵 CPO 技術將從旗艦產品擴散至更廣泛的 ASIC 與網絡晶片市場。

CoPoS 提前上陣與「化圓為方」的變革

為了與英特爾 (INTC-US) 的 EMIB-T 技術抗衡，台積電計畫將次世代封裝技術「CoPoS」(Chip on Panel on Substrate) 的量產時程提前至 2028 年。CoPoS 技術的核心在於利用大面積的重布線層 (RDL)，打破傳統矽中介層 (Silicon Interposer) 的光罩尺寸限制，實現超大面積的晶片整合。

該技術在製程上推動了「化圓為方」的材料革命：

方形矽晶圓：環球晶 (GlobalWafers) 與合晶已進入驗證階段。環球晶研發的 310mm×310mm 方形矽晶圓預計 2026 年第四季小量出貨。

玻璃基板與 TGV 技術：台積電攜手日本載板龍頭揖斐電 (Ibiden) 與台灣面板大廠群創進行驗證。群創利用其台南廠區負責關鍵的玻璃通孔 (TGV) 製程，這標誌著面板產業跨界切入 AI 封裝供應鏈。

外資調查顯示，CoPoS 技術已被納入輝達的「Feynman」GPU 架構藍圖中，預計 2029 年的 Feynman Ultra 版本將全面改採此架構。

良率爬坡與定價權

儘管技術佈局領先，但 CPO 量產仍面臨嚴峻的良率挑戰。PIC 晶圓完成後，需經過 SoIC 整合、光電測試、FAU(光纖陣列單元) 耦合等多道工序。以 SoIC 良率 50% 的情境推算，每月 1 萬片晶圓的產出在經過層層損耗後，實際終端出貨量可能僅約 39 萬顆。

此外，台積電 2026 年下半年毛利率可能受到 2 奈米初期投產與海外擴廠成本的侵蝕。然而，分析師認為台積電具備強大的先進製程定價權，預計 2 奈米晶圓單價將逼近 3 萬美元，透過調漲價格可有效對沖成本壓力，維持獲利動能。